1樓：晶元民工
在進入深亞微公尺以後，儲存晶元的node和邏輯晶元的node已經不是乙個概念了。很久以前晶元的node是用half pitch/柵極長度來定的，比如intel 0.5 m 工藝的Lg= 0.
5 m， 它的half pitch也是是 0.5 m，這兩個數值是一致的，這個對於儲存晶元也一樣。但是到了2023年，這兩個數值開始偏離的，因為intel開始追求更小的柵極長度而不是更高密度的晶元（柵極長度決定晶元的速度）比如Intel的0.
18的製程對應的half pitch其實 230nm。但是儲存晶元還是在追求更高密度的整合度，所以half pitch還是memory追求的目標。
到了FINFET時代，node的概念就更混亂了，簡直是乙個數字各自表述。不過基本上intel22nm=TSMC16nm=SAMSUNG14nm，看上去只有Intel的數字比較靠譜，其他廠的水分都太高了
在儲存晶元方面，相對簡單一點，不過最小pitch的定義各廠也略有不同，micron是用word line的pitch, 韓系廠則是用active的pitch. 不過最簡單的還是看DRAM的容量
最後再解釋一下為什麼定義half pitch比單純追求柵極長度的最小要難：對於光學成像的光刻技術，最小的解析度是在於解析兩個最小間距的圖形的能力。也就是說做乙個圖形，再小都可以做到，但是要把兩個最小圖形區分開來才是光刻的極限。
道理跟光學上的瑞利判據是乙個道理，所以儲存晶元的14nm就要比邏輯晶元的14nm的難度高。不過這是純粹從光學角度上來說的，其實儲存晶元的設計和良率要求與邏輯晶元差異很大，所以綜合難度（defect, OPC）上來說其實差不多的, 所以現階段半導體的最高水平還是以邏輯晶元為指標的，看intel, Samsung 和TSMC拼的你是我活就知道了
邏輯晶元工藝和儲存晶元工藝有啥不同？
名字只是pointer 高讚說的很對，儲存特別dram，越往下做越難。首先是工藝的限制，量產的工藝有多小就能用多小。但是儲存晶元不行，電容得大，sa這些東西得準。小不是最重要的。其次邏輯晶元整合度相對來說更低，同樣情況下產量肯定更高。第三就是邏輯晶元的犯錯空間比較大，小和快就夠了，儲存吃準確度，工藝...
為什麼手機儲存晶元傳輸協議速度已經高於sata但是傳輸速度感覺還是沒電腦快？
陳北宗 瓶頸往往不在儲存晶元，而是別的地方。我的直覺最有可能卡脖子的是 SoC 內部匯流排的頻寬。PC 上儲存大多接在南橋上，而乙個 PC 南橋的功率就可以超過乙個手機整個的功率了。 逍遙林 協議定義的理論速度做高比較容易，但手機這個應用場景有很嚴苛的功耗和元器件安裝空間大小的限制。這就導致UFS儲...
儲存晶元是雙面光刻的嗎？如果不是為什麼不做成雙面的？
我咋又餓了 儲存晶元不是雙面光刻，可以做成，但是完全沒有必要！晶元的光刻區深度大概是晶圓厚度的百分之幾這個樣子，很薄，所以也叫平面工藝。講道理的話是可以實現雙面光刻的，但是仔細想想也不大行。我的理由如下 1.晶元雙面打磨光刻對正反面晶元光刻時對齊的要求很高，晶元在生產製造過程中難免會產生缺陷而導致晶...