1樓：小吊梨湯
9018的內部dsp工作在極高頻率下，兩級pll鎖相環加超取樣，這個晶振就是給他們用的。
如果電路中有pll鎖相環，晶振頻率沒太高要求，反正是要被除頻、校正的。
2樓：Justin Bao
我前段時間剛在FPGA上寫了乙個SPDIF接受+SigmaDeltaDAC。作為乙個數碼訊號系統，你要接收SPIDF，第一種方法就是直接利用SPDIF時鐘，但是SPDIF時鐘這種東西是滿足不了「玄學」的要求，那自然需要乙個更穩定的時鐘去最終同步DAC,這就需要乙個晶振了。。。
而且「玄學」要求最好是TCXO或者OCXO，如果有銣鐘就更好了。。。此時DAC將吧輸入的任何訊號都先buffer一下然後跨時域同步到這個時鐘上去。這個內部時鐘會使用PLL生成，但是這個PLL的效能應該會相當好。
一般的音訊DAC就直接用I2S的MCLK來同步資料並且當作DAC時鐘了。。。我一直認為能聽出jitter的一定是玄學大師。。。
3樓：
我記得ESS的手冊是不需要再接頻率源的，當然也可以外接來提供更準的頻率或者有溫補的晶振來控制Jetter，貌似是MCLK或者同步I2S控制？ 記不清了。
如果往玄學上靠就很好理解了，幾毛錢的晶振能出好聲音？ 不行，必須上最好的。
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