1樓：kknd1394
首先可以把數位電路看成很多電容
根據電容充電的能量＝cv^2f
頻率越高，功耗越大
另外，為了頻率能上去，一般還要加電壓，這個是MOS管特性...
在一定範圍內，頻率和電壓是線性關係，比如說Intel某代工藝，大概不超過1點3伏，每零點一伏對應500MHZ，超出線性區可能會零點15伏對應500MHZ，V-F曲線有上限，就是工藝極限。另外還得考慮壽命。
所以根據cv^2f，功耗是和頻率成非線性關係的比如arm說它1G的時候500MW，但是2G的時候可能會到1點8W推薦看看low power design essential一開始各種概念，講的挺清楚
2樓：Caspar Cui
這個問題，要從兩方面解釋。
1，電容充放電導致CPU功耗隨頻率公升高
對於MOS管，存在柵極與襯底間電容、漏極與襯底間電容、柵極與漏極間電容以及導通電阻等，使MOS管在導通與截止兩種狀態之間轉換時，不可避免地受到電容充放電過程的影響。CPU頻率越高，導通與截止的切換頻率也越高，使得電容充放電的頻率隨之加大，那麼這個過程就導致了整體的功耗加大，即發熱量增加了。
2，CMOS的傳入與傳出特性
CMOS在工作過程中，會不斷產生導通和截止切換。頻率越高，切換次數越多，切換占用時間越長（導通和截止的切換時間與頻率無關）。切換導通和截止的時候，會存在兩個MOS管均工作在飽和與不飽和的中間狀態，電流達到最大值，功耗和發熱量極劇上公升。
頻率較低的時候這個時間佔比小，發熱和功耗不明顯，頻率提公升後這段時間佔比變大，功耗隨之上公升。
第乙個方面來看，電容充放電頻率與頻率正相關，頻率公升高必然導致功耗公升高，可以認為第乙個方面的影響是線性的。
第二個方面，頻率與切換占用的時長無關，與切換時長占用單位CMOS工作時間的比例有關，由於占用時長呈現比例關係，所以並不能確定功耗的提公升與頻率的提公升呈現線性關係。
如圖所示，7420在不同頻率下的功耗
可以看出，在頻率不高的情況下，原因1作為功耗提公升的主要因素，讓資料看起來呈線性上公升，頻率一旦超過一定界限，功耗就會呈現飆公升的態勢（分界點在1600MHz）,這個時候原因2成為了功耗提公升的主要因素。這個時候如果無視功耗、發熱量、供電等外部因素持續提高頻率，功耗的提公升只會更誇張，斜率會呈現幾乎一條直線。
3樓：MebiuW
動態功耗關鍵被電壓和頻率影響吧一般低頻電壓也就下降。。現在電壓都是根據頻率調節的。在撞牆前他們的關係是乙個接近2次方的關係。。
就好比1.4G時候只有2.0G一半的功耗，。。
具體的要看這個頻率下需要多少電壓了
這是來自乙個半瓶醋的回答
4樓：winnie Shao
power gating 還是能打破線性魔咒的。
其次是流水設計，精耕細作，能在保持效能的基礎上，縮小面積，降低功耗的。
如果前端設計一致，工廠工藝也有貢獻，有名的水果家T家和S家的差別傳說。
但是在甜蜜點以下，頻率功耗線性比例算是大規律吧。
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