1樓：溫戈
感謝知乎精準推薦，目前就職於按摩店（AMD）
其他幾位答主針對你提出的三個點都已經做了回答，我再來展開說一下。
DFT的全稱是 Design For Test。
指的是在晶元原始設計中階段即插入各種用於提高晶元可測試性（包括可控制性和可觀測性）的硬體邏輯，通過這部分邏輯，生成測試向量，達到測試大規模晶元的目的。
Design--實現特定的輔助性設計，但要增加一定的硬體開銷
For test--利用實現的輔助性設計，產生高效經濟的結構測試向量在ATE上進行晶元測試。
一、DFT的邏輯都有哪些？
在回答DFT的邏輯有哪些之前，要先知道DFT的核心技術有哪些。
1、掃瞄路徑設計(Scan Design)
提高可控性和可觀測性，如下圖所示:
圖（a）是原始電路。通過在邏輯A和邏輯B之間插入一些額外的硬體電路，便可觀測&控制邏輯A傳遞到邏輯B的值。
掃瞄路徑法是一種針對時序電路晶元的DFT方案.其基本原理是時序電路可以模型化為乙個組合電路網路和帶觸發器(Flip-Flop，簡稱FF)的時序電路網路的反饋。
Scan 包括兩個步驟，scan replacement和scan stitching，目的是把乙個不容易測試的時序電路變成容易測試的組合電路。
2、JTAG
JTAG(Joint Test Action Group，聯合測試工作組)是一種國際標準測試協議（IEEE 1149.1相容），主要用於晶元內部測試.
JTAG的基本原理是在器件內部定義乙個TAP（Test Access Port，測試訪問口）通過專用的JTAG測試工具對內部節點進行測試。JTAG測試允許多個器件通過JTAG介面串聯在一起，形成乙個JTAG鏈，能實現對各個器件分別測試.
3、內建自測試(LBIST/MBIST)
內建自測試(BIST)設計技術通過在晶元的設計中加入一些額外的自測試電路，測試時只需要從外部施加必要的控制訊號，通過執行內建的自測試硬體和軟體，檢查被測電路的缺陷或故障。和掃瞄設計不同的是，內建自測試的測試向量一般是內部生成的，而不是外部輸入的。內建自測試可以簡化測試步驟，而且無需昂貴的測試儀器和裝置(如ATE裝置)，但它增加了晶元設計的複雜性。
4、fuse 相關的硬體電路
5、測試向量的壓縮以及解壓縮結構
乙個典型的線性解壓縮結構如下圖：
二、工作內容（流程）大概是怎樣的？
DFT的工作流程相信不同的公司都不完全一樣，主要看公司的流程以及晶元的規模。
大公司如英特爾、英偉達、AMD等DFT的架構基本成熟。DFT 相關的design 也比較solid, DFT的邏輯直接在各個function IP 例化即可。DFT的工作內容大致都流程化了，其餘主要就是要對各種EDA工具比較熟悉，其他答主關於流程這一塊說的比較詳細了，在此不做贅述。
很多小公司小規模的晶元，測試比較簡單，也不會有DFT這個職位，很多DFT的邏輯都是designer手動插入的。
3、職業發展路徑和前景？
目前DFT的人才缺口還是很大的，有些HR急招DFT工程師（比如另乙個回答裡的老兄）。
我覺得DFT工程師比較少的原因也是大部分高校研究生階段並沒有DFT專門的課程或方向，所以大家對DFT了解不夠深入，相比設計驗證和測試來說，顯得更小眾一些。
另外DFT技術相對成熟，但是從大公司對測試的重視程度來看，測試方法也在不斷進步。所以個人認為，真正摸到DFT天花板，也不是三五年就能完成的事。
所以，綜合技術以及市場來看，對DFT的前景還是持樂觀態度。尤其近期半導體行業利好不斷，比如：積體電路科學與工程成為一級學科，十年免稅政策鼓勵28nm以下的晶圓企業。
相信DFT在未來會隨著中國產晶元共同成長，為中國芯保駕護航！
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