1樓：喵斯拉君
VHDL語言比較偏向行為級描述。設計思路也是偏自頂向下，也就是系統整體到模組功能再到RTL級電路。
看題主的問題，大概是不知道具體控制實現方向怎麼寫。建議多去看一下結構體部分。
一般VHDL開始基本寫的時候，程式包開頭直接呼叫Ieee庫就行，實體是相當於將你這個程式封裝成乙個電路晶元，外部給他定義引腳，幾個In 幾個Out。
具體模組的控制功能是由結構體具體實現，結構體內部又分了並行語句，也就是同時執行的，還有順序模組process這種，個人覺得process模組裡面實現簡單功能和C的風格略像。多看看這方面的例項應該比較好。
2樓：曾福
很簡單，fpga東西不多，lut，這個用查表代替組合邏輯。每個裡面裝的值是ide幫你算好的。然後就是觸發器，乙個時鐘改變一次狀態。
就這兩個東西比較重要，明白什麼語句出什麼硬體就好了。
3樓：Joshua Pang
題主首先要排除過去學的計算機語言的影響，VHDL也好Verilog也好，都是HDL，硬體描述語言，本質是對一種實現某種功能的電路的描述，就好像你是在畫一張供水管網圖紙，當你設計好管道走向閥門控制條件等等之後，上電（開閘供水）水就會按照你設計好的圖紙依據一定的時序約束最終到達終端。儘管HDL中也存在一些諸如迴圈判斷的結構，但是本質上還是並行的，就像同時幾根水管都在充水一樣。
4樓：FakedJoker
vhdl是rtl層次的電路描述語言哦，跟c語言這種馮諾依曼體系的程式語言完全不是乙個概念。
我也不大寫vhdl，verilog寫的多點，想要深入理解的話，建議去好好看看數位電路得相關知識，比如暫存器是啥，時序電路是啥，時鐘有什麼用，組合邏輯是怎樣的，standcell是什麼，setup hold等timing代表了什麼，數字晶元設計流程是怎樣的，然後再來看verilog的語法就好理解了。
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