1樓：李走
簡單來說，Zen 2一代由於chiplet設計，需要在CPU基板上佈線IFOP(礙於成本等其他原因沒有上矽互聯層，interposer)負責ccd和iod之間互聯，為了降低佈線難度(看看ZEN 2基板的厚度就跟明顯了)，把原先256bit* FCLK全雙工的IF閹割成了256bit*FCLK讀 128bit*FCLK寫，單個CCD核心讀取 copy時頻寬仍能達到記憶體理論頻寬，寫入就只剩一半。雙CCD的話兩個CCD都能有128bit*FCLK寫入，合起來就是256bit*FCLK寫入。但是單個CCD核心心寫入實際還是半速的。
ZEN 2 CPU Matisse的基板複雜佈線
通過IFOP（IF on Package, AMD內部也稱為GMI）記憶體訪問，以Eypc為例
Matisse cIOD，CCD IFOP PHY就是負責和CCD互聯的部分
Matisse CCD，正中間部分就是CCD上的IFOP連線
從實際體驗來說影響挺小的，畢竟實際上還是讀多寫少，Zen 2一代單CCX 16M大快取也能較好起到緩衝作用。另外CCX之間一致性也是需要跨DIE走IF的(CCD0->IOD->CCD1，CCD之間沒有直接連線)，這方面可能有一定影響，但從實測結果來說，即使有也被zen 2一代IF本身的眾多提公升而掩蓋了，ZEN 2一代互聯延遲相比ZEN下降很多。
上面的說法其實還是挺粗糙的，因為CCD和IOD之間互聯其實是序列化（SerDes）的(並行線密度高，要求長度相同，需要上interposer)，所以我全都是用bit*clk這種形式表示頻寬而沒用單純的位寬。具體內容可以參照後藤的這篇文章(谷歌翻譯):
需要注意文章裡面這張圖是錯的:
7nm Ryzen TR Eypc 單CCD寫入都是半速的，但是這篇文章對AMD IF互聯講解還是比較透徹的，對IF，GMI等術語作了比較好的解釋。
也可以看看AMD ISSCC2020的展示，
這裡面說了一些設計的具體內容，稍微摘錄了一下：
Interposer做不大，不好放64核（沒錢）的我，只好用SerDes了
這張圖是比較有意思的，AMD給出了IFOP的頻率和條數，其中RX明顯比TX多，但沒有到2：1的比例，假設採用8/10糾錯 FCLK=1467MHz，RX總理論頻寬在39B * FCLK，TX總頻寬是31B * FCLK，都比記憶體實際讀寫 32B * FCLK, 16B * FCLK大了不少，具體原因未知，可能為一致性需求保留了不少頻寬，還望高人解答。
記憶體超到3600MHz的時候就是18GT的單端序列訊號（沒做差分），簡直是序列板上高頻的奇蹟，在往上超訊號完整性就很難撐住了, ZEN 2 CPU記憶體超頻的上限3800MHz基本就由這個限制住
2樓：
據說和chiplet的設計有關，amd用的是最低成本的mcm需要靠下面pcb佈線
pcb佈線補不下，於是乎就把影響較小的寫入的鏈路砍半具體不太清除，可以查下hotchip amd的拓撲結構的講解
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