1樓：
電源的作用是要給其它工作的電路提供供電，如果電源不穩定或者說電源含有其他頻率的雜波干擾，是會影響取電電路功能的。
比如，用電源晶元給鎖相環電路供電。除錯的時候發現鎖相環輸出頻率有雜散干擾。
干擾頻率距離主頻約60KHz，像這種情況，電源的影響就很嚴重了，必須要解決掉。
這種問題還算是比較簡單，知道原因了比較好解決。可以在供電的線路上加磁珠或使用0歐姆電阻，使用濾波電容，對干擾加以抑制。
下面這幅圖是處理後的，對電源線路進行了處理，鎖相環電路效能得到改善。
2樓：西瓜騎士敢愛敢送
這個有個表述相關狀況的引數叫PSRR！
一般設計電路時電源旁都會放很多電容，目的就是防止電源亂跳，因為如果psrr差的話，輸出也會跟著電源跳，內部基準也會跳，都會跳，電路可能就不工作了
3樓：知行合一
你把電源後面的電路網路看作乙個整體（二埠網路），這個二埠網路呈現一定的輸入阻抗特性和輸入輸出增益特性。這兩個特性都是和頻率相關的。所謂的電源波動，就是原本的輸入疊加了其他頻率分量，這時網路會對這個頻率分量有所響應。
具體怎麼響應，響應何種頻率，就是你說的影響。這種響應是和頻率相關的。
4樓：執筆流眷
引入雜波耦合進電路，頻譜被汙染，乙個簡單的例子就是PLL，不同節點的雜訊注入在phase noise曲線在不同頻段發生作用，直接帶來spur，積分後得到的RMS jitter增大。這個時候基本靠LDO的PSRR去抑制紋波。
還有乙個情況是高速串並行通訊鏈路中(如serdes/DDR)，電源的抖動直接引入PSIJ(電源相關性抖動)，而PSIJ主導了最後的Jitter特性，惡化系統BER。這個時候光靠LDO的PSRR作用不大，因為此時有大電流的瞬間抽拉。只能盡可能優化片外PDN阻抗設計加decap電容，或者對傳輸資料編碼，新增補償電路避免SSN(同步開關雜訊)。
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