1樓：
事實上D觸發器是可以用兩個Latch搭建的，所以我覺得不能籠統地講它容易產生glitch。只不過D觸發器通過setup和hold time的規定與設計人員約定好，只要在valid window輸入端穩定，那麼輸出端也就是比較純淨地輸出。輸入端在其它時刻的glitch被侷限在D觸發器內部而不向外傳播，這是以犧牲面積換來的。
但glitch一直都是存在的，只是侷限在可控範圍之內。
使用flipflop是一種懶人做法，個人覺得latch更帥氣！
2樓：Kai
but the case with FF is not so , the output follows the input only at the edge of the clock whether positive or negative .
ｌａｔｃｈ是電平觸發，因此在其使能的階段，輸出端完全跟隨輸入端，如果輸入端有了ｇｌｉｔｃｈ那麼就會立刻傳導給輸出端。
但是ｆｌｉｐｆｌｏｐ是上公升沿或下降沿敏感，ｇｌｉｔｃｈ出現的時候，如果是上公升沿或是下降沿才能傳遞給輸出埠，因此相對於ｌａｔｃｈ 其傳遞ｇｌｉｔｃｈ的概率要小的多。
（ｐｓ 自問自答）
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