1樓：Betray
你是不是常常得摸鍵盤啊我還能夠說為什麼都做成麻將樣一塊塊的…哈哈為了便當有用者一次不吃那麼多一塊塊掰不會導致一切的都碎掉嘛下面的兄弟說的很對，其實庫材料大部分都不適合你用，
一般的庫材料都是需要自己漸漸樹立的，庫自身的材料一般也就是常用的三極體，二極體，電阻才用得到，其它的比方IC，這些CAE封裝是依據你實踐的需要來樹立的，比方說多個閘電路的，用pads畫元件，乙個元件最多能夠畫4個分類的封裝。
別的多說幾句：假如你決議以後是用PADS09來製造原理圖和畫板子，那你就需要把你自己比較常用的元件，在原理圖中的腳位和layout中的腳位相對應，一起能夠運用別人已有的封裝，進行修正，也就是確保你的乙個元件有幾個不同的CAE封裝和最多15個layout的封裝，這樣以後你在運用中就很便當，我的庫材料就是這樣來做的，當然很費時間。
再次回覆 ：：
問你一下問題：
1.你這個圖上的元件是乙個腳位仍是幾個腳位的？
2.你能否檢查該元件的CAE封裝是全體的仍是分隔的，就是gate1 gate2 gate3 .....
A-- 假如是乙個腳位，呢就是庫中的CAE就是這個姿態，沒的挑選。
B---假如是幾個腳位的，看你的圖是J3_1 J2_1 ，很可能是你的CAE封裝是分隔畫的，
假如是分隔畫的，呢你分隔連線就能夠了，
2樓：資深碼農
樓主挺有意思的，有這樣的想法很正常，晶元可以做大一點，但是目前不可能做的臉盆那樣大，問題很多:
1.成本較高，面積是影響成本的重要因素，同工藝下良率降低也是問題。晶元面積成本是按照平方公釐算的，10厘公尺見方的10nm die硬成本就不止1000美金，還沒有考慮封裝測試成本。
2.散熱困難，50mm的die功耗5w輕輕鬆鬆，整乙個10厘公尺見方的要1000w以上了。這不是晶元這是鐵板燒。:)
3.頻率較低，時序收斂困難。後端工程師在乙個一百平方公釐，小幾十級的critical path做到3g頻率都大呼小叫了，何況你那臉盆大的die。
3樓：
因為現在的package size都沒裝滿啊？
（看題主的圖似乎問的是package size吧？die size的問題請看 @甘一鳴 和 @老狼 兩位知友的回答，很好很專業）
「好大好實惠」的Ryzen。
然而真相是這樣的
4樓：
想起了「老闆，來一碗魚丸粗麵：多點魚丸、多點湯、多點面」的老笑話。
更大顆的 CPU 不就是兩顆/四顆/八顆 CPU 嗎……
5樓：成宇
首先積體電路的成本和電路面積的平方成正比，晶元面積增大會帶來巨大的成本提公升，可能因為良品率會越來越低，這個是很昂貴的開銷。然後即使不考慮這些因素，1GHzCLK的電路，乙個週期只有1ns，光速只能跑30cm，不是光速太慢，而是效能要求越來越高。尺寸增大延遲的要求會使主頻提公升越來越困難。
6樓：
DDR時代的，AMD的CPU尺寸要大於Intel的。CPU的大小尺寸只是體現在基板上，而不是核心（die）的大小。隨著工藝水平的提公升，製程的改進，現在CPU和核心的尺寸越來越小是科技進步的體現。
如果你只是說CPU尺寸而不是指核心尺寸的話，有焊在主機板上的CPU，主機板多大，CPU就多大，嗯，這句是抬槓。
7樓：
其實也不是沒有變大啦，主要是藉口散熱器之類的標準化使得處理器面積的變化形式有所限制，題主提到的是整個成品處理器的大小，其實現在打破正方形常規的處理器越來越多了，只是都是在筆記本上，因為筆記本的處理器4代酷睿之後完全就是不可更換設計，所以就自由了起來，大家都覺得增大正方形面積是平方增加，英特爾的方式是將正方形拉長稱為長方形，那就是線性增大面積了。上圖
這顆是7代筆記本酷睿i7
這顆應該是5代的筆記本處理器
相比之前4代同定位工工整整的正方形，面積是增加了，其實4代也有長方形的，主要存在於低壓，5代起筆記本長方形處理器就遍地開花了。
8樓：你知道就好
通電的東西做大了都要考慮散熱怎麼解決，更何況是實心兒的。鯨類擱淺到海灘上以後，一方面是壓死的，一方面是熱死的。至於CPU嘛，做得太大了會著的。
你總不希望機器裡面插上一塊易燃易爆的CPU吧？
當然了，很多人都說到延時，現在的CPU已經快到對延時很敏感的程度了。大量使用NUMA結構也就是考慮到核心做多了，不同的核心連到記憶體的長度不一樣，這個不一樣導致的延時已經不能忍了，所以盡量把任務排程到離當前記憶體最近的核心上。
9樓：雲天明
說出來你可能不信，但是CPU的尺度是受到主頻的限制的，因為CPU必須保證自身的尺度要遠小於內部電磁場的波長，否則cpu就不再適用集總電路模型，要用分布電路模型，這種電路就很難設計了。
當然，如果如果cpu內部是是正弦波的話，3*10^8 m/s / 4*10^9 Hz……不到1分公尺，但是問題在於電子電路內部是方波。
我們知道方波這個東西，它的傅利葉分解是乙個很好看的形式，如果高頻項出了問題，那麼方波就會出現「畸變」，比如著名的「振鈴」現象，這個畸變如果太強，就會影響電子電路工作……所以乙個指甲蓋大小的晶元已經是極限了。
當然SMP或者NUMA的話，因為核間通訊和算術單元不一樣，所以這個離遠了問題不大，但是對於乙個核心來說尺度是受限的。
另外乙個問題是發熱，顯然電路尺度越大發熱越多，更不利於提高主頻
所以總結一下就是個神奇的事情：cpu尺度越小，最大可能的主頻越高……越小越好……不過cpu這玩意本身就處在擠牙膏狀態了……製程受到量子效應的限制，尺度受到頻率的限制，但是要提高頻率的話，電路規模又要越來越大，就很尷尬了
10樓：
看了很多答案，有幾個問題。
1，說CPU越大良品率越低。
您這個思路不對，CPU越大，意味著製程越高。良品率受制程影響呀，16奈米製程可能良品率30%，但是換成.13微公尺（例如奔騰3）良品率就提高到90%了啊，所以不能簡單認為面積越大，良品率越低，但面積越大成本越高是一定的。
2，面積為什麼不做大
因為根本做不大。原因很簡單，CPU的架構固定了，就那麼幾億個電晶體開關，然後現在已經到奈米級了，也就是每個電晶體開關柵極距離就那麼十幾奈米，這樣一算，整個圓晶大小就定下來了。
如果你要增大面積，要麼更改制程，要麼更改電晶體數量。
更改（增大）製程，不大可能，科技不會走回頭路啊，增大的結果是耗電加大，頻率降低。
增加電晶體數量，這個也不現實。電晶體流水線設計是講邏輯的，不是簡單的堆砌就可以，這個道理就像：十個女人1個月生不出1個孩子，或者，飛機不能以重量來評估其先進性。
11樓：甘一鳴
把cpu做大簡直是成本和效能上兩頭不討好。
當你的單個die的面積變大，本身wafer的面積和造價是固定的，那麼每乙個wafer上的die的數量就會減少。自然的你單個晶元的成本就會變高。wafer的成本本身是很高的，拿2023年的資料來說，samsung的14nm工藝的wafer，每乙個需要3291美金。
而且考慮到wafer上壞點的問題。如下圖：
左右兩個wafer同樣的壞點個數，由於左邊的die面積更大，導致這個wafer生產出來的4片只有1片是可以使用的，yield只有百分之二十五。而同樣的wafer，右邊的yield就大多了 。
再考慮到效能問題。增加cpu的面積會大大增加導線的長度。而增加導線的長度也就增加了電阻，是延時也隨之增加。顯然這是不科學的。
12樓：SunRuikang
電訊號似乎是有傳遞速度的，cpu面積太大的話時鐘頻率無法保持同步。良品率我覺得不是問題，畢竟可以遮蔽核心嘛。
/*amd我說的就是你吶*/
13樓：朱涵俊
如果相同效能，cpu越大功耗越大，電子要跑的路更長。如果為了效能，cpu越大，核心數越多，效能越好，但還是功耗問題，你不能造個cpu一點就著火吧。因此為了效能提高，得先把功率降低，因此現在相同效能cpu越做越小，相同大小cpu越做效能越大。
當然考慮特殊的降溫系統，可以把cpu做大，那就不是普通風扇能夠解決的，也進不去大眾市場，市場小成本就高了。
另外考慮矽片成本，也是越小越便宜，就跟顯示屏一樣，大屏壞了一點就不能做大屏了，但是可以用來做小屏。這個成本不是線性的，而是指數增加的，面積擴大一倍，成本可能是提供4倍。
14樓：瘦馬
太大了沒人買得起，良率下降，成本提高，而效能增加也不太多，不划算。
另外，再大也沒有光刻機可以做。
不過樓主的想法還是值得表揚的，這也是技術發展的趨勢，複雜度增加現在主要靠的是線寬縮小。
未來複雜度增加會向3D發展，而不是像現在這樣2D鋪大餅。這樣的話，也許算展開面積的話，有一天真的能夠超過乙個臉盆。不過還得等好多年……
15樓：
1 良品率隨核心面積指數降低，成本指數上公升。像你畫的這種核心面積，一塊CPU生產成本得要上百萬美元。你以前看到的那種大板子是古老的slot 1介面，只是把PCB基板做得特別大，實際上核心面積遠遠小於現在的CPU。
2 面積越大佈線複雜度越高，訊號延遲也越大，效能提公升有邊界效應3 太長的連線不僅延遲高，還會有傳輸線效應，帶來反射之類的問題4 功耗隨電路面積大體上線性上公升，供電、散熱都跟不上總之就是：成本太高，收益太小，划不來
16樓：張三
1. 在同一工藝下，晶元成本是按照面積算，面積越大出來的晶元一般也就越貴。
2. 晶元布局方面(pr)，都擠在一塊，有利於timing(就是提高cpu頻率)。當時，還有其他好處，我不是做這個的，不算懂。
3. 確實有時候為了提高效能犧牲面積，但是這都會有個權衡的過程。
17樓：
因為CPU做大不一定能增加效能。
光速是有限的，電子的速度也是光速。如果CPU做大了，電子從CPU的一頭到另一頭所花的時間就會增大，那麼CPU的頻率就要降低，而頻率降低以後CPU的效能也隨之下降。
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