1樓：Wisdomz
任何乙個新生事物的發展都需要時間，同樣也需要時間讓特別是在某個領域已經覺得自己有思維慣性的人接受。 實際上verilog也好， VHDL也好， 隨著現在電路的發展， 驗證總是讓人花很多時間， 假定可以做成像python這種庫一樣發展的基於包的生態， 同時又兼具物件導向的繼承的好處， 那麼軟體和相對硬的硬體的人就能達到一定的統一， 因為這種建立在Scala語言基礎上的技術， 可以很好解決抽象和驗證， 畢竟是用高階語言進行驗證的模型， 而且Scala本身就是可以描述併發模型的， 而電路就是併發模型， 只是每個模組受到時鐘的一級一級的資料傳輸， 這個就和FP這種函式語言很像， 很有可能這種新的基於JVM的語言， 同時又有跨平台的支援， 而且軟體人員也可以發揮長處， 硬體人員也可以學習的， 那也有可能在兩三年裡就會有相當大的發展。 至於FPGA公司， 可能還不具有催生這種語言的優勢， 但是轉化成為了Verilog， 他們也一樣收益。
可以想象今天的Chisel和Verilog的對比， 也如同HDL剛出現的時候和電路圖方式或者真值表方式的對比， 現在HDL一定就是主流了。
2樓：Circle
看好。說實話，寫verilog和VHDL太累了……HLS這一套目前還是玩具，軟體工程師學不會，硬體工程師不稀罕用。C本來就不適合描述硬體。
說起來，程式語言的發展，從彙編到C到python等等，人們更關注易用性，以及程式設計師的生產力。但是相對的也在犧牲效能。過去幾十年，處理器的速度飛速發展，成本也在下降，稍微浪費一些問題不大。
但是硬體不一樣，造晶元始終還是太貴了，一般人玩不起。chisel會帶來易用性的提公升，但是應該也不可能一步邁太大。
(我也沒用過chisel，等等大佬的看法)
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