電晶體頻率是否存在理論上限

1樓：費遠

我理解題主的問題是三極體的最快開關頻率是多少，或者說由0變1，或是1變0的速度有多快。現在一般的三極體可以達到10ps左右。也就是10Ghz左右的開關頻率。

基本上已經是上限了，最近這十年這個數字沒有被改寫過數量級。所以從現在的技術角度來講，這已經算是乙個極限了。當然新的技術也許可以突破這一極限，不過未來的事現在不好講。

那就說說這個頻率的由來吧，我覺得這個才有些實際意義。三極體由高電平變到低電平究竟是乙個怎樣的過程呢？簡化的來說就是乙個三極體導通的時間加上乙個負載電容充放電的時間。

三極體的導通需要先把gate充到高電平（或低電平），這個跟gate的電容大小有關，而gate的電容大小則是和gate的物理尺寸有關係的，越小的gate，這個過程就會越快。當gate到了高點位。這個時候溝道就開始建立了。

drain極和sourse極中間的絕緣體就漸漸變成了導體，兩點間開始有了電流，這個電流就流向負載電容充電，隨著溝道的完全導通，這個電流也達到了飽和。最終負載電容也被充到了高電平。這個時候輸出就徹底從低電平變化到了高電平。

也就完成了一次有0到1的變化。這個過程除了溝道的建立時間，基本上其他時間都是在給各種等效電容充電。所以現在的三極體技術那就基本等小與電容充電時間，而這些電容都和三極體的尺寸息息相關，尺寸越小這些電容就越小，充電速度就越快。

當然還有供電電壓，電壓越低當然充電速度也越快。而溝道建立時間和摻雜的工藝是有關係的，這個並不常變化，而且這個時間也不是主要矛盾。所以這個頻率最終的矛盾就變成了怎麼把三極體做得更小，電源電壓更低和製程極限之間的矛盾。

2樓：夏天的風

對於MOS電晶體而言，有乙個引數叫特徵頻率（fT）。在該頻率下MOS管的短路電流增益為1。fT大致與過驅動電壓Vov成正比，與載流子遷移率成正比，與MOS管溝道長度L的平方成反比。

對於65nm工藝，fT大致在幾十GHz量級。更先進的工藝比如40nm，32nm，fT可以做到上百GHz。

在實際電路中，MOS管的工作頻率一般不超過fT的1/10，最高也很難超過fT的1/5。如果頻率再高，MOS管增益很小，各種寄生效應也會更加嚴重。以65nm的MOS為例，最高工作頻率大致在幾GHz到十幾GHz。

另一方面，隨著電晶體特徵尺寸的縮小和工作頻率的公升高，傳輸線的延時已經不能忽略，將成為制約電路速度和效能的另乙個重要因素。當訊號頻率進一步公升高達到幾十GHz量級時，其波長與傳輸線長度可比擬，此時還要考慮阻抗匹配等問題，電路設計將變得更加複雜。

最後需要說明的是，對於一般的數字積體電路，其動態功耗與頻率是成正比的，縮小電晶體的特徵尺寸確實可以提高工作頻率，但這意味著更高的功耗，而功耗密度則公升高的更快（因為面積縮小了）。這也一定程度上解釋了為什麼即使特徵尺寸縮小到14nm甚至10nm，CPU的主頻卻沒有明顯的提公升。

3樓：

電晶體是乙個很大的類別，建議LZ問的時候縮小一點範圍，給點具體的指定。。不然應該會得到類似於「物體速度的極限是光速」這樣的回答。

4樓：嗚帕嗚帕

如果說MOSFET的話，頻率取決於這幾個因素：

1、柵極長度相關：電子遷移率影響電流的大小，遷移率受到材料本身摻雜濃度、溫度以及柵極電壓控制（高柵壓會使得遷移率退化），溝道電阻大小Rout也是制約頻率的要素；

2、柵極寬度相關：柵極寬度直接體現是源漏注入區面積的增加，這導致更大的源漏與柵、襯底電容（包含MIS電容與PN結電容）的增加，這一系列電容受到絕緣層厚度與摻雜濃度影響。

此外互聯線的電阻以及互聯線之間的絕緣層鈍化層的相對介電常數等因素也制約了頻率的提公升，比如佈線是帶狀線還是微帶線等

上述因素綜合看來即電路傳輸路徑上的電阻和電容分布，這些值影響了訊號的頻寬，也就是可以傳輸有效資訊的最大頻率

總而言之，通過材料學（主要是介質的介電常數改進）、半導體製造工藝和積體電路版圖布局設計水平的提公升，電晶體工作頻率肯定會繼續突破，但最終矽工藝尺寸到極限附近時速度也會接近極限。

5樓：馮進

《模擬電子技術》有講，因素是寄生電容。

《半導體器件》還加上了乙個因素，就是載流子的遷移時間和復合速率。

普通市面買的電晶體頻率可以達到MHz