1樓：滄狼
上學時做的乙個專案，BCD解碼器，驅動7段式數碼管的，用的tsmc的.18um工藝，做的內部電路，封裝用的那部分老師直接給的現成的，做完了以後，把做完的版圖往pad內部一套，woc，要是早知道用來封裝的pad這麼大，版圖就做大一點，走線還更容易。
以CMOS來說（mosfet，更先進的finfet我沒學過，不知道，應該也差不多，現在我不做晶元，也沒必要學），2nm工藝說的是電晶體的poly（柵）是2nm寬，長度取決於電流大小，其他的N-well、P-well（N阱、P阱），N+、P+（摻雜區），N-sub、P-sub（背柵），金屬和孔什麼的，這些的尺寸標準都不一樣，基本上都比poly更大。特別是到了表層該封裝的部分各種規則都是最大的，因為封裝用的金線銅線鋁線都是公釐級工藝，雖然可能不到0.1公釐，而且這個步驟叫做打線，就是把導線往pad上一砸就粘到pad上邊了，所以pad的金屬又厚又大，總不能說封裝的時候晶元碎了乙個角。
封裝用的裝置和做晶元用的裝置是不能比的，精度遠遠達不到，就算裝置精度夠了，用的導線也沒有那麼細。
2樓：陽光
首先封裝與特徵尺寸沒啥大關係。
封裝是把裸die保護起來，引出引腳。
再者引出的Pad尺寸也不是2奈米的。可以肯定的說內部最細的導線都不是2奈米。所以封裝不受這個影響
3樓：蹄髈
製程和封裝兩碼事, 製程再高,引出管腳就是既定的那寫, 主流CPU多的也就4000多個, HBM可能再複雜點, 但是相對光刻工藝, 算是簡單很多了, 國內在封測技術上是領先的.
4樓：Yutongguang
並不需要先挖個坑等有時間了再仔細寫
先簡單說一下，下面是自己做的乙個加法器的layout。
實際上晶元上每乙個metal 層的線寬是不一樣的，越到上層線寬越寬，一直到最頂層會留有方形pad用來封裝，根據引腳的大小和數量，有可能是在晶元的四周，拿bondwire 打出來也可能是在晶元上面然後反過來和substrate 焊在一起。所以雖然最底層的feature可能只有幾奈米到幾十奈米，最高層金屬的大小已經是微公尺級的了。
5樓：新人
2nm說的是電晶體尺寸（實際上也不是電晶體尺寸，是電晶體裡柵極的尺寸，你就當是電晶體尺寸就行了），晶圓廠出來的晶圓，裸露出來的不是直接的電晶體。
晶圓廠生產的晶元，電晶體的結構形成一般叫前段，在這一部分，形成了所有的電晶體，這個時間最小尺寸精度是2nm級別的；
前段後面是後段，後段是把各個電晶體進行一些併聯串聯的連線，每層並串聯以後漏出的可供後面連線的地方是越來越少，尺寸也越來越大，很多層以後，最後暴露出來的供封裝連線的地方叫pad，pad尺寸還是挺大的，是遠大於電晶體尺寸的。
或者換句話，你理解的封裝（電晶體引出導線），實際上還是在晶圓廠完成的，是屬於晶圓製造的一部分，不是在封裝廠封裝成的。
6樓：pansz
台積電2nm現在只是個品牌名稱，它只意味著宣稱電晶體密度達到 2nm 級別。然而它實際使用的封裝工藝，可能是 5nm 的。
類似的，台積電7nm的實際工藝大約是10nm的，或者說跟intel10nm相當。
所以intel的10nm假如真的順利，本來可以正面硬剛台積電7nm。但現實卻是intel的10nm它難產了，今年的10代標壓依然還是14nm，intel也許要明年才能普及10nm，屆時台積電已經普及台積電5nm了。
台積電5nm大概能跟intel 7nm相當。然而intel 7nm又跳票了兩年，而今年下半年台積電5nm已經注定會量產出貨。
這也就意味著，雖然台積電有一定的虛標行為，把虛標的因素考慮進去之後，依然領先 intel 兩年時間。也難怪 intel 7nm 跳票導致股價大跌了。
7樓：
近日中國科學家研發出新型垂直奈米環柵電晶體，是2nm晶元研製工藝之中的重要組成部分，未來在2nm晶元的製造工程中極有可能會發揮關鍵性的作用。
目前台積電和三星正在加緊開發2nm技術，目前預計分別在2023年推出。
1奈米=10^(-9)公尺=10^(-7)厘公尺=10(-6)公釐du=0.001微公尺。
我們說的2nm和3nm，是從晶元的製造工藝方面來定義的。先進的5奈米工藝晶元，每個電晶體只有20個矽原子的大小，一塊晶元上，有100億到200億個的這種電晶體，乙個頭髮絲的截面，就有100多萬個原件！
根據IBS的資料，3nm晶元的設計成本為6.5億美元，5nm器件的設計成本為4.363億美元，7nm的設計成本為2.
223億美元。而對於2nm、1nm要花費多少，現在評估還為時過早。
2nm工藝是乙個重要的節點，在取得成功之前還有5nm、4nm等不同階段的挑戰，事實上，現在地球上最好的工藝是7nm，基本上由台積電壟斷生產，從有關資料來看，7nm晶元的營收佔台積電整體營收的22%，是目前所有晶元業務中，營收最高的。
目前，2nm的晶元只是乙個概念或者一種目標，只有核心的技術達到了，才會適時孕育出相應的封裝工藝或者是技術，目前變談論如何封裝的問題，看來就需要時間來驗證了。
8樓：我咋又餓了
現在還沒有2nm的晶元，誰知道是怎麼封裝呢？就算是有了2nm的晶元，也不需要2nm精度的封裝，目前的封裝都是微公尺級的。突然覺得問這個問題的人是不了解晶元的。
2nm晶元的這個2nm是指的特徵尺寸，也就是晶元的最小線寬。
特徵尺寸
在積體電路領域，特徵尺寸是指半導體器件中的最小尺寸。在CMOS工藝中，特徵尺寸典型代表為「柵」的寬度，也即MOS器件的溝道長度。一般來說，特徵尺寸越小，晶元的整合度越高，效能越好，功耗越低。
——來自搜狗百科
晶元封裝
晶元封裝即安裝半導體積體電路晶元用的外殼，具有安放、固定、密封、保護晶元和增強電熱效能的作用。晶元封裝是溝通晶元內部世界與外部電路的橋梁，晶元的接點用導線連線到封裝外殼的引腳上，引腳又通過印製板上的導線與其他器件建立連線；封裝對CPU和其他LSI積體電路都起著重要的作用，引腳數增多，引腳間距減小、重量減小、可靠性提高，使用更加方便。
——來自搜狗百科
所以封裝是不需要那麼高的精度的~
9樓：大大蛙
半導體晶元封裝是指利用膜技術及細微加工技術，將晶元及其他要索在框架或基板，上布局貼上固定及連線，引出接線端子並通過可塑性絕緣介質灌封固定，構成整體立體結構的工藝。此概念為狹義的封裝定義。更廣義的封裝是指封裝工程，將封裝體與基板連線固定，裝配成完整的系統或電子裝置，並確保整個系統綜合性能的工程。
將前面的兩個定義結合起來構成廣義的封裝概念。
半導體晶元的生產車間都有非常嚴格的生產條件控制，恆定的溫度(230 士3*C)、恆定的濕度(50士10%)、嚴格用是將晶元的電極和外界的電路連通。引腳用於和外界電路連通，金線則將引腳和晶元的電路連線起來。載片臺用於承載晶元，環氧樹脂粘合劑用於將晶元貼上在載片台上，引腳用於支撐整個器件，而塑封體則起到固定及保護作用。
任何封裝都需要形成一定的可靠性，這是整個封裝工藝中最重要的衡量指標。原始的晶元離開特定的生存環境後就會損毀，需要封裝。晶元的工作壽命，主要決於對封裝材料和封裝工藝的選擇。
1、封裝工藝流程一般可以分為兩個部分，用塑料封裝之前的工藝步驟成為前段操作，在成型之後的工藝步驟成為後段操作
2、晶元封裝技術的基本工藝流程矽片減薄矽片切割晶元貼裝，晶元互聯成型技術去飛邊毛刺切筋成型上焊錫打碼等工序
3、矽片的背面減薄技術主要有磨削，研磨，化學機械拋光，乾式拋光，電化學腐蝕，濕法腐蝕，等離子增強化學腐蝕，常壓等離子腐蝕等
4、先劃片後減薄:在背面磨削之前將矽片正面切割出一定深度的切口，然後再進行背面磨削。
10樓：Starxy
假設有2nm的工藝，一般2 nm的工藝指的是最小柵長或者最小線寬能達到2 nm，而不是所有的金屬都是2 nm寬，晶元內部與外部的連線靠的是焊盤（PAD），焊盤只需要有幾十微公尺就夠了
11樓：
2nm是晶圓光刻工藝，和封裝沒有直接關係。
封裝是和晶元的尺寸，引腳數量，應用場合，熱電效能，成本等綜合決定。
但是晶元的光刻工藝選擇和封裝選擇，同時和晶元的應用場合效能，引腳數，晶元尺寸，熱電效能都有關係。所以晶元光刻工藝和封裝型別也有一定對應關係。
2nm剛出來時肯定也是先應用於手機AP, Graphic, CPU, Server, FPGA以及現在最熱的AI training Chip，所以也可以對應於InFO, HPFCBGA, CoWoS等封裝型別。
12樓：jircheis
不可能有2nm.
如果是wirebonding,pad至少要50um×50um量級。鍵合線至少20um量級。
如果是FFC,pad也要20um×20um。
別說2就算翻4倍8nm,就乙個管子大小，你怎麼保證異種工序融合金屬線不失效?
13樓：與智者言
晶圓技術和晶元封測技術是完全不同的兩回事。我們說的多少奈米多少奈米技術，指的是晶圓的工藝，用的是光刻，顯影等一系列技術。都是在前工序完成。
同時，幾億幾十億個底層半導體單元通過重新佈線，最終引出來，到晶元級封測的時候管腳只有幾百上千了。晶元封測，基本上是機械加工操作，包括Bumping, 磨片，拋光，切割，固晶，倒裝，焊線，模封等，這個時候的精度要求，相對就要求不高了。比如固晶，一般要求正負25微公尺即可。
少數管腳控制數量巨大的半導體單元，這個簡單的例子可能可以幫助你理解。我們家裡的電視機，裡面有各種各樣電路，螢幕，等等。你不需要關心它們軟體硬體怎麼樣協作，要控制乙個電視機，你只需要乙個簡單的幾個按鍵的遙控器即可。
用幾個按鍵，就可以控制所有軟體硬體完成你所需要要操作。
14樓：amod
1：現在沒有2nm的工藝，最好的工藝是5nm的
3，定位焊接等精度要求需要具體質詢封裝廠，但是相對晶元廠，要求確實低了好幾個數量級。
晶元封裝的整個過程是怎麼樣的？
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