1樓：
補充前面模擬的仁兄，以後端Analog IP為例。
即使是同節點的製程，TSMC 40nm轉UMC 40nm，前端Designer也要全部重新check每乙個corner是否OK，在此前提下，Layout著手嘗試工藝轉換，但並非都能成功。T轉U能過U的DRC，但是U轉T會帶入很多DRC Error（此處可見TSMC的要求更嚴格咯），沒法轉，那就參照重新Layout。
既然已有Floorplan，會快很多，因為工藝差別不大，除了特殊器件。
非同節點的製程，40nm改成28nm，因為工藝原因，Layout需要統統重畫一遍，甚至floorplan無法參考，比如40nm下Core Device的poly gate沒有規定方向，而28nm則限定垂直。
至於到14nm FinFet，工藝差別太大了，傳統CMOS的晶元floorplan參考意義已經不大，同時電路上也會變化很多，這時候一般不是costdown的版本了。
2樓：龔黎明
模擬的不講，只講數字。RTL不用變，需要重新做綜合，完整的重新走一遍後端流程，然後用新工藝tapeout。
大部分業餘的硬體開發人員，可能根本不清楚IC後端的流程是怎麼樣的。
下面這張圖應該來說是相當專業的後端流程圖（有點偏低功耗設計）：包含了電源綜合，掃瞄鏈插入，掃瞄鏈重組，清SI，金屬填充等很多書上講都不會講的流程，看不懂的話你需要自己乙個乙個google。
這個圖也不錯：
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