Verilog 有什麼奇技淫巧？

1樓：

利益相關，必須匿名。（個人作為找噴的來了）如果大家不希望到正規的晶元設計公司工作，就可以看看這個主題下面的回答:)

正規的大型晶元設計公司（每年都有新的晶元產品推出），比較反對「奇技淫巧」；嚴格的CodingStyle是必須的，讓同事便於閱讀理解是一起工作的重要條件。

當然如果想要自娛自樂，提高對Verilog語言的理解，這些技巧多多益善。

2樓：yuzhong沐陽

我來個奇淫技巧，當我知道還能這麼寫的時候，我驚呆了//通常會這麼寫乙個組合邏輯

wire

in_a

,in_b

;wire

dout

;assign

dout

=in_a

^in_b

;//下面兩句可以合併成：

wire

in_a

,in_b

;wire

dout

=in_a

^in_b

;不知道大公司允不允許這麼寫。不過這麼寫真是太爽了

3樓：linkenpark

verilog是最不需要奇技淫巧的語言，越樸實直白越好，這樣綜合工具才能正確理解設計意圖。硬體語言重要的在描述精準而不是簡潔。

4樓：XHR

低階，實現個移位暫存器。

中級，寫個fifo

高階，寫個多通道併發訪問記憶體，然後可控制每個通道優先順序的記憶體訪問模組。

更高階，演算法

5樓：你就叫我路人朕吧

說個不一樣的吧，正常來說不推薦用特殊的方法，寫的越簡單越好，用最簡單的方法維護起來，使用起來，理解起來也更簡單，這就是為什麼要有coding style的原因

6樓：天黑勒

verilog語言本身沒有多少函式可用，只有些列印，掃瞄，讀入儲存等一些基本函式，況且可綜合的語句算上結構級描述也就那麼點東西，這些基本語句就像磚和瓦，但你可以用磚和瓦搭建出一些精妙的建築，如一些除法器的設計就非常巧。

7樓：德里克施

說乙個最近上課才知道的。以前我確實不知道，不過可能高手看來只是雕蟲小技。

可以通過模組例化該模組本身實現迭代，從而實現樹結構。

8樓：王淺草

前面的幾個知友都說沒有。從某種意義上講的是對的，因為Verilog本質上是用來描述電路的語言，先有電路，然後用語言去描述它，所以語言只是乙個形式。但有的時候，方便快捷的形式的確能給我們提高描述的速度帶來很多便利。

Verilog-2001這個標準和一些其他工具為我們帶來了很多便利,我認為的奇淫巧計包括但不限於：

1. Generate

當需要連續例項化的時候，比方說連續的memory bank，幾個相近的模組的時候。我們就可以用Generate這個語句了。簡要的來說，generate就是verilog當中可以綜合的if，但設計師一定要清楚這樣的綜合結果是並列的，不是巢狀的。

2.帶符號的乘法器

之前Verilog只支援不帶符號的乘法器，帶符號的乘法器需要另行設計。但是在現行標準中，只要在乘法器的兩個輸入訊號宣告的地方加上『signed』，就可以把乘法器變成帶符號的

3.自動生成module輸入輸出列表

每次都要在module（）裡把所有的輸入輸出都手動加上，其實不必，Sublime+VerilogAutomatic有一鍵生成輸入輸出列表的功能。其實不光Sublime這裡面有這個外掛程式，其他編輯器有的也很多。

4.固定位寬的wire

在使用乙個具有多個bit的wire時，常常需要選定其中的某幾位。但之前都是用[a:b]這種形式，具體用了多少位還需要自己算，現在有了[a:

+b]這種形式，固定採用b位，就不需要每次都要算位寬了。

9樓：FPGAer

verilog沒啥，電路到是有很多奇巧淫技，拋磚引玉一下，比如說單片M36K實現滿頻寬直方圖統計，比如說用乙個ram和200lut實現一百路以上相同波特率的串列埠接收，……

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