1樓：嗚帕嗚帕
接手乙個修改的專案，封裝部門瘋了，LAYOUT沒設計好就要晶元規模尺寸圖，當時就是個菜雞，給出去以後發現內部布局不夠了，線繞了幾根，結果流回來發現自激……
2樓：電子夢幻
最近好幾次失敗的晶元最搞的一次是DE和DV的庫不一樣 DV的為了pass hack了庫然後專案就被轉交了然後回來就變石頭了~
3樓：朱詠晨
什麼型別的流片呢？ MPW? 還是量產型的？
如果是MPW，要求不高，一般只要實現主要功能即可；如果是量產一次流片成功挺難。ESD、數字bug、可靠性等等，很難一次都考慮全，只有流片後進行完成完整的測試流程才能發現錯誤，在下次修正。
4樓：HH HH
MEMS方面，接手別人的專案，第一次流片成功了。準備量產，然後按第一次的版圖、工藝做第二第三次時跪了，現在還不懂原因。正在準備第四次，心中只有呵呵。
5樓：sun
做模擬混合訊號的，一次流片成功很多次，失敗也遇到幾次了，目前遇到的流片失敗的原因有3種：
（1）有些pvt極端情況沒有充分考慮或者忽略了，工藝一旦出現偏差，出來的晶元效能就不理想。。
（2）流程上出問題，一次有個大晶元流片回來測試發現部分模組沒有接地，最後發現是lvs時用名字連上了，頂層本可以查出來的，少了一步檢查
（3）莫名奇妙的問題，一直都沒查出原因。印象深刻的有三次。n年前第一次流片時做的運放，輸出結果好像有一半被鉗位，正半週期的訊號完全沒有，負半週期正常，至今不理解為什麼這樣。
前兩年乙個DAC的線性度有幾個點上特別差，很難理解，最後也沒有時間找出原因。最近乙個sigma-delta ADC本底雜訊比預期大很多，預期18-bit的enob只有14-bit了，原因也很難定位，也許也有測試的問題。
6樓：龔黎明
最近一次流片失敗是因為模擬電路那邊出現了某種bug，導致高速IO傳輸的時候，有乙個關鍵訊號不穩定，chip沒有辦法穩定工作，篩片難度也很大，良率低。
此前出現的fail:
（1）關鍵性的功能bug，因為多時鐘域訊號的同步沒有完全check出現的問題。導致某些頻率下能work，某些頻率下雖然能跑很久但是有一定概率會fail。
（2） 晶元clk管理出現死鎖，導致晶元boot要用非常詭異的方式。
7樓：
一般不會直接讓新人直接帶專案吧？不作為負責人能算第一次流片麼？如果有些經驗成為了負責人，也不會出太大的問題吧。
第一次流片是在別人負責的專案裡做驗證，流片出來完全功能不對，檢查發現運放的正負接反了，反饋根本沒建立
8樓：johns yb
好像我們lab歷史上就極少有完全失敗的吧，rule check都過了，多測測應該都能出來，效能好壞的問題，基本上第一次都能成功。其實也看系統的複雜程度了，具體問題具體分析。
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