1樓：李sir
首先會寫verilog和會數位電路設計是兩個概念。
從發展的角度來看，verilog/VHDL這種HDL會在一些對硬體資源比較寬鬆個的環境中被替代掉。當然如果硬體大發展完全消失也不無可能。
從實際應用的角度來看，verilog/VHDL還是會在很多場景中出現。甚至某些場景verilog和VHDL也不見得能夠達到設計者最優的設計想法。所以從業者一般來說還是要掌握這門基礎語言更為妥當。
2樓：
I這種取代實質是計算機自動化的結果。能否實現完全自動化，要看需要哪些要自動化以及自動化技術發展。
人工智慧實質解決的是自動化技術的提高。這個技術能否適合編碼自動化或者這種技術能夠幫助解決這種自動化是要具體分析的。事實上，硬體設計自動化技術早在七八十年代就已經開始提出了，這種技術是一直伴隨著計算機的發展而發展的。
人工智慧解決這個並不是新提法，早已有之。
硬體設計是乙個極其複雜的腦力創造勞動，需要權衡的東西很多，完全的自動化這些幾乎不可能。但也不是完全不能，對某些固定的設計或某些區域性也是可以的。比如常見的各種IP生成器。
自動化可涉及的可分很多層面，如編碼，後端，檢查實質都是。
高階綜合實質就是編碼層面自動化，還有各種類似chisel等都算。
一門好的語言對設計至關重要，自動化技術很大程度上就是語言技術的發展，反過來語言技術的發展也會促進自動化技術發展。而語言是一種世界觀及時代觀的表現。
Verilog誕生於三四十年前 ，那時硬體極其昂貴，因此，對設計有著近乎瘋狂的追求。這種追求並不限於硬體，軟體領域機器碼時代也是這樣。只是硬體領域要求更甚。
硬體相比軟體發展是相當緩慢的，這種背景下產生的語言就非常小家子器，也非常費勁。時至今日，摩爾定律失效，硬體發展趨於成熟廉價，這種語言就不太適合了。
伴隨著這種發展，新的語言就會不斷出現，取代verilog勢必進行。
最後才發現，題主說的verilog民工被取代了，但不是被自動化取代了，而是這種需要沒有了，轉而使用另一種設計語言。
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