16nm 工藝的特點是什麼?

時間 2021-05-06 12:18:40

1樓:馬萬里

各位答主所言極是。補充一點,finfet 工藝帶來了乙個不好的東西是他的電晶體寬長比是不連續的。也就是不能想傳統平面工藝比較方便的調節寬度來調節電流,也就是速度了。

這給一些設計帶來麻煩。比如我熟悉的sram單元設計,要求電晶體的強度很嚴格,但是不太方便了。

2樓:李瑄

16nm FinFET's: leakage smaller;

Self gain much better;

Parasitic larger,

self heating must consider

3樓:愁容騎士

說個實際的前段時間GF來我們公司推他們的16nm finfet,我的乙個前輩用他們的16nm library 試著synthesis 之前我們的600MHz的memory controller 結果1GHz 也meet了。

4樓:yx huang

my two cents:

說16奈米,應該大部分指的是TSMC的16nmFF+。Intel14nm基本不給外人上,三星14nm也很少給上。GF的16nm還不是很成熟。

1.這代的最大特點是引入了FinFet結構。關於它網上有很多資料,我就不贅述了。

可以這麼理解:由於新的「3D」拓撲結構,FinFet的半導體控制門(gate)的表面積/體積比提高了。所以開電流/關電流的比例提高了。

所以相同漏電流情況下速度就快了。反之亦然。

2.最後TSMC調整的工藝引數應該讓漏電流(靜態功耗)和速度都有提公升。

3.功耗:因為速度提公升了很多,電壓可以相應降低些(這會吃回些速度增益),以降低功耗。

所以標準電壓從0.9V變成了0.8V。

(rule of thumb)能耗降為了(0.8/0.9)^2=81%。

當然還有別的手段降低了能耗,比如門電容的改進等等。

4.16nm照理來說應該應該同樣設計面積變小。但一來很多人對FinFet的面積減小表示懷疑(此處有很多辯論,至少對於TSMC16nm是的),而來主要是導線從來沒有變小,限制了面積減小。

最後結論是面積幾乎沒有減小。

5.node變小,variability會一直變大。這個會導致設計中預留太多餘量(吃掉了速度和能耗)用於時序收斂。

所以16nm按說會比28nm和20nm在這點上差。但是因為16nm有FinFET的結構,降低了variability,抵消了它繼續加大的趨勢。

小總結:大家有16nm主要是看中了她的功耗減小。粗暴看來應該是提高了20%的能耗就好。

版圖生產的差別:

理解為synthesize和layout吧:整個過程應該和傳統沒有太多區別。但是多了很多DFM的最後check。

這麼說吧,如果你機構/公司沒有做過28nm/20nm,那麼你應該找專家做這個工作。如果公司內做過了,問問做過的那些人,他們大概是會知道的。其實這個問題最好聞Cadence的技術支援工程師。

我找到一張很老很出名的Cadence roadmap:

那個2023年就是FinFET帶來的設計新影響。

設計生產有什麼困難?

這個裡面的雷很多任務程師都已經幫你淌過了。講出來太多,自己去follow這方面的教程吧。

版圖的設計和生產?

意思是你有個RTL,讓你幫你做成GDS,然後讓TSMC幫你生產?這個很多公司提供這種服務。去TSMC網上它們有合作的小設計公司。

比如我們的合作夥伴(這個新聞public了)IClink就可以做小量的設計服務。

還是你的問題是版圖生產(製造)?這個是TSMC,以及他的很多上下游企業了。

5樓:一輪明月照九州

16nm說實在沒接觸這麼好的工藝。

然後呢,只聽說過14nm工藝,沒聽過16nm工藝,版圖設計這個東西數字肯定自動綜合嘛,模擬就按照模擬那些規範來就好了。生產找代工廠嘛

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