1樓：FakedJoker
首先 reg有三種用法
一種在always @(posedge clk) 這種時序塊裡這個一般綜合出來是乙個觸發器（不懂的話去補充數位電路基本知識吧）
第二種是always @(*)裡並且邏輯表明它是乙個鎖存器（latch），怎麼判斷verilog中有沒有綜合出latch你可以另外研究乙個基本的例子是
reg dout;
always @(din or le)
if (le == 1'b1)
dout = din;
這種情況dout是鎖存器
第三種是在always @(*)中的組合邏輯，比如reg dout;
always @(*)
dout = a&b;
這種情況這個dout其實跟wire的dout並沒有太大區別，只是更適合描述複雜的組合邏輯而已
wire一般就是一根線咯，可以直連可以定義組合邏輯，還能定義三態門
2樓：DNA-X
說點題外話。
我覺得呢，應該盡量使用電路的思維來思考，而不是用軟體的思路。
所以我不贊同wire和reg是資料型別的這種概念。
想要把HDL弄好，需要知道寫的東西綜合出來是個什麼電路，要有大概的概念。
個人的心得，寫HDL的感覺，差不多是在原始電路上面再抽象乙個層次，就是電路模組還在，底層的電路細節被抽象了。
但是，在關鍵的地方，為了穩定性或者效率，依然需要使用原語進行描述，這個其實就是文字描述的電路；需要一些精細調節的地方，一些寫作的規範，也需要回到真實的電路層面才能理解其中的含義。
舉個最簡單的例子，寫作規範中的非同步復位同步釋放，就是這個樣子。
3樓：
不論是reg還是wire都只是一種資料型別，僅此而已。千萬不要認為reg是register的縮寫就好，要牢記這一點。然而什麼是資料型別呢？
就是你需要使用資料時所選取的合適的型別。然後要分清楚這兩種資料型別的共同點和區別。
共同點就是它們都可以起到連線資料介面，例如模組之間的連線的線就適合用wire來定義。但是也要搞清楚如果用reg來做模組連線時，output端適合用reg作定義，例如testbench的書寫方法。而對待chip的模組連線建議還是用wire，應為a模組的輸出也是b模組的輸入，顯然這種用reg定義自然不是合適的。
這就是所謂的選取合適的型別。
不同點在於所體現的電路是不同的。wire型別的資料表示過程性運算，這種電路是實時變化的，不需要時鐘最為號令。這是一種很好提高晶元運算速度的方式。
而reg資料型別是一種併發性的電路，在時鐘的號令下一起工作。這種情況還是要先問清楚自己到底要幹什麼。也就是首先反應電路是什麼，實現方法只是一種。
其實你想搞的很清楚不是什麼壞的事情，但是如果是初學不妨自己多做實驗，體會。結合書本的理論分析你的樣品，會有自己的心得的。
4樓：young cc
受邀你這麼做可以。
wire確實只起連線作用，就是一條導線，只能用assign賦值，是組合邏輯。
而reg型既可以生成暫存器儲存資料(當在always(posedge clock )中被賦值，生成時序電路)，也可以只是一條連線(當在always(* )中被賦值，生成組合電路)。放到組合邏輯，時序邏輯都可以用。
可詳見另外乙個回答Verilog 中定義訊號為什麼要區分 wire 和 reg 兩種型別？ - young cc 的回答
5樓：Tim Liu
從程式設計的角度出發，你這麼理解也可以，wire只能用於連線或者用assign賦值，reg則可以放到always裡面。
從電路的角度出發，暫存器只能是reg，純連線只能是wire，一段組合邏輯的輸出，既可以是wire也可以是reg，取決於你的編碼風格，以及那種編碼更能直觀展現設計思路。
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