1樓：VItor
Verilog是硬體描述語言，是用來描述實際電路的，在寫Verilog前要構想出大概電路模型，即使出現比Veirlog更方便的語言，我認為它也是用來描述硬體的，Verilog使用者也能很好，很快的適應.
2樓：鐘文烽
從開發人員的角度來說，早就應該被淘汰了，太臃腫，低效。
但是從產業來說，難講，IC設計追求穩定可控，用新的東西去替換穩定的東西，沒那麼容易吧？
3樓：FPGA探索者
我們一直在用HLS，確實方便，能夠快速驗證一些演算法，但是受限太大，對平台的依賴也太大，RTL級的東西也看不到，嚴重被Xilinx卡脖子。
就近幾年師兄他們找工作來看，基本不會問HLS，主要還是Verilog。
4樓：空白的貝塔君
淘汰了就淘汰了，晶元工程師從來就不是碼農，verilog用的語法總共才多少？關鍵字列一下，肯定不超過30個，被淘汰了那就換個語言，學習成本沒多少
5樓：李sir
如果說到被淘汰，最有可能是缺乏系統設計能力的工程師，而非某種語言
這些語言只是流程中的一環，是否淘汰要取決於現階段的設計流程和理念會不會出現非常大的變化。
比如之後設計流程已經不太需要手擼hdl的時候，流程中採用任何hdl其實都是無所謂的。
6樓：矽農
HLS也做了很多年了，在FPGA領域甚至還有一些應用，但是在ASIC領域還主要是Verilog，而且主流的ASIC設計EDA廠商也不會很積極支援，與其說HLS替代，還不如說Chisel更有可能，不過還是面臨主流EDA廠商是否積極支援問題。
Chisel這樣用直接生成Verilog的方案，對於一些特定功能的IP可以使用，經過驗證過的可以縮短晶元的開發周期，而且主流的EDA工具後續的開發流程也完全適用。Chisel家族也更接近硬體的設計思維方式。
Chisel在RSIC-V上風光了一把，但是對於傳統的ASIC設計流程，目前各種方法學，已經非常完善了，ASIC設計更像是一種模式設計，從功能制定到最終流片及驗證，完全遵循業內公認的設計方法學，晶元必然能夠成功。
直接打破積累了多少年的開發流程和經驗，還有前人踩過了那麼多的坑。當然是很難了。要說替代，我更願意相信是Chisel這類的HDL語言，Chisel不是未來，也至少是未來的一站。
Chisel家族還有乙個叫Spinal HDL的，文件也非常完善。可以了解下。是乙個工程師開發的，和高校出品的Chisel還是有些不同的，更偏向工程化思維。
Welcome to SpinalHDL』s documentation!
關於Spinal HDL我還裝了下環境，跑了乙個demo，發出來可以一起看下。
看到有朋友用HLS和Verilog的比較來模擬C語言和組合語言，個人認為這樣的模擬不是很合理，C語言和組合語言的關係，應該是Verilog和門級網表/手繪數字電路圖來模擬比較。HLS/Chisel/Spinal HDL和Verilog的關係，用Python和C語言的關係比較，是不是更形象一些？
7樓：王贇康
2020/06/05 看到矽農回答裡對hls與verilog關係的的模擬。確實更合理。但我覺得單單verilog模擬彙編也沒什麼不對，只是表達未來可能不用直接寫verilog而已。
我贊同其他回答說的模擬彙編的說法。淘汰麼，不見得，但是未必是人工手寫了。而且經驗的積累不應當侷限於在具體語言工具上，而應該在對設計本身的理解，不能捨本逐末。
看看軟體行業就知道了，人人都會多門語言，關鍵看什麼場景用的順手。
說幾句題外話，雖然入行2年不到，但是已經深切體會到與軟體行業之間極大的氛圍差別。很多軟體行業的經驗，先進的語言設計理念，輔助工具，我們一直在吸收和學習，但還是太慢太慢。很多人所說的，所謂行業門檻高，真的有這麼高嗎？
真的很害怕有一天被降維打擊，我對這一點的恐懼，遠高於對verilog被淘汰。
8樓：奇奇
在晶元設計領域，HLS不太可能取代verilog，晶元公司也不會用HLS。原因：1.
用HLS控制面積和功耗難以實現; 2.HLS最終會被轉換成verilog，而這種verilog不是人讀的，出了bug，驗證工程師能瘋掉。
在FPGA設計領域，HLS的確可以加速設計流程，取代一部分verilog編碼工作，但只能說是取代一部分。如果你是做科研趕進度，尤其是做影象處理或ai處理器，該用HLS就用吧。
目前，儘管出現了像chisel這種更高階的硬體描述語言，但verilog依然是晶元/FPGA工程師的必備技能，而基於軟體思維的HLS可作為輔助技能，現階段完全不必糾結該不該放棄verilog這個問題。
總結，verilog必須會，HLS可以用，不矛盾。保持電路設計思維，而非單純的軟體思維。
9樓：
HLS不能做的事太多了。原因很簡單，順序執行的模型根本沒辦法建模大部分的硬體行為，只能完全從行為級上規定硬體的功能，內部時序也對設計者透明，所以它生成的硬體效能是非常差的。
當然，你如果只是要做乙個單向的流式處理的硬體設計，那麼用現有的HLS工具所實現的效能不會比手寫RTL差多少。不過一旦跳出這個範圍，HLS就無能為力了。
要說未來Chisel、SV取代verilog還差不多，HLS就算了。
HLS被大規模應用的那一天，意味著EDA技術已經登峰造極，大部分其他領域也應該是高度智慧型化的，大家都得失業。
10樓：zjulixin
個人觀點，任何事物都有生存週期和影響範圍，verilog不會被淘汰，只是使用範圍可能會變小，有一些以前必須由verilog做的事情可以由其他去替代，比如你說的HLS等。
11樓：
（1）編碼效率低只能說明做起來難度大，但是專案完成之後效能高
（2）硬體描述語言不會被淘汰，verilog是硬體描述語言的一種，你應該糾結的是通過硬體描述語言實現硬體加速器的演算法和架構，而不是語言，語言只是工具。
（3）HLS侷限性太大，例如HLS這種東西無法像verilog那樣操作外部快取DDR3或者內部快取。
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