1樓：長河落
半導體器件物理的角度答一發：
NAND多層堆疊（32/64/96層）可行是因為NAND儲存1和0是根據閾值電壓（Vth）大小定義的.在閾值電壓附近，寄生電阻可以忽略不計。
但是，處理器用到的是MOSFET的開態電流。電流越大處理器速度越快。開態時，堆疊結構引起的寄生電阻的影響巨大，導致開態電流上不去。
所以處理器用的MOSFET器件不能做成NAND堆疊樣子。
2樓：
SOI的矽是單晶的而且對效能沒太大影響 UTB的MOSFET貌似效能也很好呢
如果你了解SOI的製備過程的話其實就能明白CPU等晶元是可以做成多層的只是成本會很高
3樓：
儲存類晶元是陣列形式的，佈線重複性高，舉個例子就像樓房，一層一層的，樓梯都在同乙個位置。而處理器和其他ASIC類的晶元，每個部分是實現不同功能的，佈線複雜度高，就像乙個體育場的樓梯要跟住宅要連到一起，要怎麼做連呢？當然，要實現也並非不可能，兩塊晶元面對面通過金屬pad一一對應焊接在一起也是可以的，但是設計難度高，得不償失罷了
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