1樓：傑瑞cat
兄弟，我本科基於altera玩過ddr2,乙太網udp/ip協議，通訊接收狀態機設計，fifo跨時域訊號處理，ADDA，但這些面試的時候都是自己給自己挖的坑，因為面試官會根據你做的東西問的很詳細，你如果答不上來，面試官可能就會認為你的設計參考（copy）了別人的demo，或者只是走馬觀花的做了下模組連線，如果你要面試，還是要把做過的東西徹底弄懂為好。
2樓：FPGA探索者
這可不算是設計，只是開發經驗，而且問的深入點的話，IP核的更多的使用方式和乙太網的基礎知識可能還有漏洞，只是高速介面使用經驗。
如果中間遇到一些比較嚴重的問題，也是其他人使用可能會遇到的問題，自己又能解決，有了高速介面除錯經驗。
身邊有師兄在做 JESD204B、RapidIO 等高速介面的協議，使用 Verilog 設計這些 IP 核！這種可以稱得上高速介面設計。
你自己能寫個 DDR 控制器的 IP 並且達到很好的穩定性+讀寫頻寬，這樣差不多可以拿得出手。
3樓：劉明川
那些公司說的高速介面設計經驗，指的應該是設計DDR及乙太網等IP核，您如果是使用過這些IP核，而沒有對其內部結構有較為深入的了解，對於這些公司可能還是有所欠缺的的。
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