1樓：
乙個是CPU本身的容錯機制，其次可以遮蔽壞掉的組，再有就是這種超大規模整合的東西，物理上的損傷很容易覆蓋幾千萬的電晶體範圍，也就是大家常說的「壞」，影響都是很嚴重的，要麼不易損，一旦出現物理缺損，直接整個成品報廢了。
2樓：
乙個是上面說的冗餘電路，還有乙個就是，CPU，GPU這些東西內部經常是有分組的，哪一組徹底壞了就遮蔽掉，AMD不是有三核處理器麼，不是還可以開核麼。
3樓：AboveThePencil
最近剛好在做容錯方面的工作，答一下第2種情景是關於片上網路方面的，在邏輯上設計演算法來進行提高可靠性，目標是未來的眾核處理器中的容錯路由演算法。
以前的工藝，特徵尺寸比較大，出錯的概率比較小，而越往後可靠性會降低。
一般來說要麼冗餘，要麼容錯，從而保證功能，保證在某些節點出錯可以繼續正常執行。
採用的是一旦電晶體出錯就要禁用某個模組（核），不然容錯代價會特別大。
前提是同構的眾核，那麼禁用掉一些核後，整個晶元的功能依然有能力正常完成工作，
所以可以通過設計核之間通訊的容錯機制來保證功能的可靠性。
4樓：Jim Eames
現在yield是不是輕鬆做到百分之90啊。
任何時候，肯定是有壞的管子。從設計上彌補就是大家說冗餘。另外從工藝上也可以補償。比如一般一塊wafer最中間的部分相對yield更高。
不過良率這個東西是在設計的最開始就可以看到差不多的。主要是目前的工藝能做到多少。兩隻管子離的太近。
或者兩個well做太近良率自然下降。廠商會大約有乙個範圍。你要求良率多少我給你出什麼樣的設計規則。
這個問題大體上是這樣。可是不同的分工會給你不同的答案。
比如。片內最簡單的差分放大器，真正畫晶元版圖的時候就要多放幾個毫不相干的管子。並不是為了冗餘。
他就是放在那裡保證兩面對稱。這些東西本質上都是提公升每個晶元出來好用的可能。手機碼有不妥當的請見諒。
有maximize yield/area redundancy desgin的請來多講講。
5樓：
出貨了壞掉就壞掉了，設計邏輯上會有冗餘，邏輯電路物理上一般不會（memory那些會有），關鍵的地方壞掉了整個晶元就壞掉了。
6樓：nfs king
一塊晶圓上的缺陷是可以在封裝之前檢測出來的。檢測出的缺陷處，可以做成檔次更低的晶元，比如遮蔽一些流處理器的GPU，或者閹割掉一半快取的CPU等等。
不過做閹割的晶元也不都是因為有缺陷。以Intel和台積電甚至GF的成熟工藝來說，製造出0瑕疵的300mm晶圓的良品率還是比較高的。
7樓：Tizz Chou
應該沒有吧。一片晶圓用光蝕做出很多核心，然後切割通電測試。體質好的就做成高頻版本的，不通過的降頻測試，再不通過就廢棄了。
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