1樓：FPGA探索者
實際使用的數字濾波器針對輸入的數碼訊號來濾波，這就決定了數字濾波器的取樣頻率是由前級輸入的數碼訊號的取樣頻率決定的。
比如，前級是取樣率為50M的ADC，FIR數字濾波器對ADC採集的資料濾波，那麼顯然，如果不涉及插值和抽取，且濾波器能夠流水線處理，每個取樣時鐘輸入1個有效資料，該濾波器的取樣頻率是和ADC的取樣頻率一致，為50MHz（確切地說是50Msps，每秒鐘採集50M個點），這也是有效資料的資料速率。
如果是序列處理的FIR濾波器，那麼取樣頻率和資料的輸入速率、FIR濾波器的階數都有關。
2樓：走走停停
取樣頻率是聯絡離散時間域和連續時間域的紐帶：從時域上看，取樣頻率的倒數代表了兩個相鄰樣點間的時間；從頻域上看，取樣頻率的一半是離散時間訊號所能表徵的最高頻率。
所以，數字濾波器的設計，不管是通帶截止頻率還是阻帶截止頻率，理論上都不能超過取樣頻率的一半。實際上，在數字濾波器設計中，通常把取樣頻率的一半定義為歸一化頻率「1」，用乙個小於「1」的值（比如說0.2）來定義數字濾波器的通帶或阻帶截止頻率（相當於定義的是截止頻率對半取樣率的比值）。
工程上，在較高取樣率上實現數字濾波器，一般而言功耗會大一些。但在過低的取樣率上實現數字濾波器也會有一些實際的限制：想象一下，如果要實現乙個歸一化截止頻率為0.
49的低通濾波器，會要求多窄的濾波器過度帶（0.49～0.5）；而只要取樣率公升高一倍，相同低通濾波器的歸一化截止頻率就變成了0.
245，就不會有實現上的困難了。