1樓：
CC當前是硬體領域的軍備競賽，秀肌肉的好方法硬體的價值需要由軟體體現，軟體是硬體的客戶，本著為以客戶為中心的理念（把客戶養成豬）讓他們少動腦，因此硬體實現CC
剛出生的硬體CC沒這麼複雜，後來軟體適應了硬體CC，大規模應用都基於此，後續硬體被軟體綁架了
體系結構領域科研人員需要點去研究，沒有硬體CC他們會很不高興，因此他們使勁研究使勁推
2樓：尚磊冬
CXL官網上是這樣寫的，
CXL technology maintains memory coherency between the CPU memory space and memory on attached devices, which allows resource sharing for higher performance, reduced software stack complexity, and lower overall system cost. This permits users to simply focus on the target workloads as opposed to the redundant memory management hardware in their accelerators.
3樓：
cpu側可以代替協處理器側的記憶體，協處理器的申請和釋放記憶體操作變為中斷方式。
真得需要那麼多互聯協議麼？拿axi，ace套上pcs phy不香麼
4樓：
短答案： 方便軟體抽象和實現，offload同步的開銷長答案：（先佔坑，我去仔細翻翻spec）
另外，無比期待atomic operation的支援。
另外，就目前來看，ARM 和 Xilinx在支援CCIX方案，其他家還是初步試水。印象中SC19展示了乙個demo？ CXL基於PCIe Gen5，還有點遙遠。
5樓：甄銘之
1、程式設計簡單。message passing 比 shared memory 難很多
2、增加一些performance。軟體上要處理資料的overhead可以被硬體off load
6樓：
cache coherence的價值在於shared memory。
shared memory的價值在於：程式設計直觀，減少拷貝，等等！
7樓：
個人理解，充滿猜測，大概率會錯。
比如一塊pcie的加速卡，bar空間被分配了實體地址，但是這塊cpu是沒法像用記憶體一樣來用的，因為沒有cc，在這段上的計算會巨慢
處理資料的時候，有一部分任務適合cpu來完成，有一部分適合加速卡來完成（沒從事過相關工作，猜的）。但是由於pcie上裝置沒法做到cc，那麼有關cpu的計算就只能在普通記憶體裡完成，這就要浪費時間把資料搬來搬去。
當然為了方便軟體編寫，希望用同乙個指標指向同乙個物件，就需要做cpu和gpu的頁表同步。
一種方法是cpu做完後，把全部的記憶體都拷貝到加速卡上，再在加速卡上重建頁表(這段也是猜的)，但這樣有兩個問題，第一沒法做到軟體上的透明，畢竟要手動觸發同步動作，二來是有些稀疏結構，比如樹之類，可能就要訪問幾個，但你咔咔咔同步了一大堆記憶體，比較浪費。
第二種方法就是在加速卡上新增乙個可以通知到cpu的page fault，那這樣的話gpu訪問和cpu相同虛擬位址時候，會觸發乙個gpu的page fault和cpu的中斷，這樣驅動程式就可以默默完成頁表和記憶體的同步，對上層軟體是透明的。而且訪問不到的就不用同步，也算節省開銷。但是它還是需要做system memory和device memory來回拷貝的，只不過是驅動代勞而已。
引入cc之後就可以直接cpu在這塊上計算了，省掉了copy的開銷
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