1樓：ssertp
15年的時候，牙膏廠就說7nm研發成功了。。
熟悉工藝的讀者應該都知道，乙個新工藝能被發布若干次，要不多說點，誰會關心這呢？
第一次的標題往往是：重磅！XXnm研發成功！
第二次的標題往往是：威武！XXnm試產成功！
第三次的標題應該是：終於！XXnm大規模出貨！
第一次到第三次，至少需要兩年時間。
現在的標題還在第一次之前，
2樓：琛像風一樣
競爭並不是應該只是奮力追趕，科學手段做不到的事情，可以用政治手段或者軍事手段，要麼占有它，要麼毀滅它。
不然，每年那麼多的軍費意義何在。
3樓：溫戈
GAA即環繞柵極電晶體，即將取代走到盡頭的FinFET（鰭式場效應電晶體）。FinFET由華人科學家胡正明團隊研製，首發於45nm，目前已經推進到5nm。
不過，據說台積電的3nm依然延續FinFET，但三星則會提前於3nm匯入GAA技術。
其實在一年前三星就開展了在3nm GAA工藝的工作，當時他們的目標是2023年實現量產，真是雄心勃勃，三星目標是要在2023年成為世界第一的半導體製作商。
GAA全能門與FinFET的不同之處在於，GAA設計圍繞著通道的四個面周圍有柵極，從而確保了減少漏電壓並且改善了對通道的控制，使用更高效的電晶體設計，再加上更小的節點尺寸，和5nm FinFET工藝相比能實現更好的能耗比。
當然，從理論到實踐還有很長的一段路要走。在3nm及以下，短溝道效應和量子隧穿效應是需要面對的兩大問題，想要解決沒那麼容易。
以目前的國際形勢來看，美國不惜一切遏制中國的科技發展，想要台積電和三星給中國的公司代工不太可能。還是希望國內光刻機早日實現自主研發，畢竟這才是科技的核心競爭力!
4樓：
進口的太貴，退而求其次就買台灣的，也是價效比極好的選擇。
這是國內工具機部件採購的現實
996和007也無益於自主做出可靠穩定的關鍵部件還兩年自主小製程光刻機？說夢話吧？
在把工人朋友和一線員工當最賤存在敲骨吸髓的情況下，在依靠剽竊和弄虛作假來"推動"學術"程序"的語境下，
你就眼巴巴看著他們乙個又乙個取得重大進步，而囈語我們短短幾年就可以迎頭趕上吧。
人不自重，而後為人侮之
5樓：蜀山熊貓
有人說為什麼台積電邁向GAA為啥比三星晚？邁進去了又意味著什麼？簡單的說三句：
1. GAA電晶體最早的實驗室產品首發來自IBM, 三星是IBM技術聯盟中的重要成員，所以三星最先進去很正常；
2.邁得晚，不如邁得巧。因為GAA電晶體的工藝製程整合難度很高，直接影響量產良率，所以無論是先來者還是後到者，現在都卡在門檻上；
3.都在等ASML關鍵裝置的，也就是遙遙無期的High-NA光刻機，否則就算工藝難關突破了，產能依然起不來，大家還是只能聚在門口打麻將。
之前寫了篇文章，對GAA有興趣的朋友可以一讀。
6樓：「已登出」
圖1 左圖為普通器件結構右圖為IMEC在2023年提出的GAA結構
後面這種怪異的3D結構在2006-2023年的時候才被記起，在那幾年的IEDM上偶有出場，巧合的是那個時候正是finfet技術投入業界的前夜,finfet-a self-aligned double-gate MOSFET scalable to 20 nm,粉墨登場。finfet的優勢在於緩解了短溝道效應帶來的漏電問題和減小柵長度時帶來的輸出電阻問題，同時只需要把fin的高度增加，就可以提高器件的驅動能力。因此finfet擊敗了自己的孿生兄弟FD SOI，成為了foundry的寵兒，扛起了引領IC產業進步的大旗。
十年轉眼過去，北京房價從一平一萬三漲到了四萬，技術節點也從22nm進展到了個位數，矽農們也發現了finfet遇到的兩個問題：
（1）在有效柵長15nm，fin在5nm時，finfet遇到了嚴重的靜電問題
（2）隨著工藝的scaling down，finfet裡面fin的個數需要從兩個削減到乙個，這就會使得器件的工作效能降低，為了補償因為fin個數損失的效能，需要把fin的高度做得更高，但這會讓工藝更加複雜，器件也更加難以大規模整合。
因此基於GAA工藝的各種神仙結構被不斷提出以取代finfet，如圖2中的b所示，nanosheet可以理解為柵極環繞多個溝道，多個溝道之間相互堆疊，可以理解為圖1右側結構的plus版本，以達到極佳的溝道控制能力。
之後為了進一步地增加整合度，需要解決另乙個問題，就是N管和P管間的距離。在傳統finfet工藝中，N和P電晶體之間需要相隔三個fin的長度，極大地制約了器件的整合。為了讓NMOS和PMOS在版圖中可以離得更近，圖2中c所示的forksheet結構被提出，即在半導體加工過程的柵極形成之前長一層隔離層,隔離層在工藝過程中會將N管和P管的溝道完全隔開，使得N和PMOS可以做得很近，極大節省了空間。
不同於forksheet的造一堵牆，圖2的(d)互補FET技術是直接將通過將電晶體堆疊，可以看出是把NMOS堆在了PMOS的上面，這樣設計SRAM單元，可以減少高達50%的面積。
圖2 3nm以下的器件結構發展 （a）finfet （b) GAA nanosheet (c) GAA forksheet (d) Complementary FET
在2023年的ISSCC上，IMEC的Nadine Collaert女士提到，在3nm以下，很難再使得單個電晶體的效能再有提公升，能做的只是提高整合度，降低功耗。所以從3到2，優化的程度可能並沒有那麼明顯。
可能是模擬做多了，個人認為真的沒必要去過於神化先進工藝帶來的變化。摩爾定律裡面講的電晶體數量翻一番只是字面意思，換種思路，是否能理解為單位面積上的電晶體所構成的電路效能提公升一倍呢，不管怎樣續命，摩爾定律總會終結的，乙個矽晶胞的邊長就有0.54nm那麼大。
過分追逐先進工藝並不明智。記得胡正明先生講過，只要做出更加智慧型的器件，半導體產業就會繼續發展向前。
7樓：
INTEL：只是我標準設得高一時難以達到而已，一旦量產弄虛作假的你指定沒好果汁吃~
三星：明年我又要另闢蹊徑彎道超車啦（咦？我為什麼要說又？）~
台積電：憑爾幾路來，我只一路去！
8樓：章台建月
說的很專業。當年張忠謀打破慣例，主動赴上海，和陳良宇對接在上海投資建廠。他說，赴大陸為何不是上海呢？當然是上海！可形勢逆轉，最後不了了之。
9樓：GONE
由於矽材料自身的侷限性，比如短溝道效應和漏電流，目前有些高校的研究，正在嘗試使用碳奈米管或者石墨烯代替矽材料，作為新的溝道材料，比如北京大學，北京理工大學，中科院瀋陽自動化研究所。
比如使用碳奈米管搭建FinCNTFET，是基於SEM的原位操作方法，也有使用大規模的光刻工藝或者介電泳技術，實現大規模的製造。其中乙個關鍵問題就是碳奈米管的性質，因為半導體性質的碳奈米管才能用於製造CNTFET,一旦出現導電性的碳奈米管，將會對FET以及IC產生致命缺陷。
所以關於碳奈米管的材料製備是關鍵技術，以及檢測碳奈米管的導電特性也是極為重要的。另外碳奈米管與金屬電極的接觸為形成歐姆接觸或者肖特基接觸，這個性質可以用來判斷碳奈米管的導電性。
另外基於AFM或者SEM的維納操作技術也是可以完成CNTFET的搭建以及後面效能原位測試，但是這種技術很難實現批量製造。
10樓：甘都德
T家在5/3nm應該是fin FET，據說用到一些high mobility channel 材料。如果以這個為基礎走到GAA，那麼HMC好像做不下去，也許又回到矽的路線？或者有什麼神奇的解決方案？
好像沒看到南韓那家走HMC的路線。
3/2nm的中段互聯也會有很多變化，不知道各家打算怎麼走。
11樓：luckydoge
GAA理論上是沒有什麼障礙的，就看工藝難度和良率怎麼樣了。14nm FinFET的high k metal gate中芯都搞了n年，GAA這個結構不知道要搞多少年
12樓：
真心想問，按照這個成本，哪個行業的什麼應用場景用得起？
台積電7nm的客戶一雙手數的過來，如果7nm還可以靠大客戶攤銷前期折舊，後期長尾掙錢。5nm以下製造，測試，封裝成本指數式增加，什麼樣的行業可以支撐這樣的工藝？
13樓：[已重置]
很可能是等不到了。台積電的2nm最起碼也要兩年後了，國際形勢來看收回台灣不會晚於2023年，美國會把完整的台積電留給中國嗎？顯然是不會的。
14樓：徐小平
應用物理的紅利快吃完了吧，超導體這東西不是說超就超的，如果情況屬實，台積電確實是厲害，未來摩爾定律真的會被突破嗎？
實際上，我總感覺台積電投機取巧，物理極限是3nm，台積電動不動就5nm、7nm，隔壁牙膏廠的14nm電晶體密度都快趕上AMD7nm。
所以，tsmc用faa，2nm放棄fin，做出了工藝路線的選擇，鬼知道是不是坑。
15樓：執政為民立黨為公
從外行角度看，7nm相對14nm從數字上應該密度差4倍，然而實際體驗速度提公升頂多20%，可能製程對能耗比貢獻更大吧，所以已經沒那麼期待了
16樓：科技老菜鳥
首先，技術進步，最終會惠及所有人
其次，希望國內的企業不要被帶節奏，導致破壞了既定的研發策略
最後，將……或……這兩個字出現在標題，一看一樂就行了
17樓：知恩圖報賈雨村
無論是14nm/7nm，還是現在吵吵的5nm/2nm，千萬不要把它跟晶元器件的某個實際引數掛鉤，最好把這堆數字奈米理解成乙個個的品牌，就好比小公尺6/7/8/9……n，華為mate20/30/40。比較製程，更合理的是比較器件密度。
另外，晶圓廠製程的利潤度並不跟製程的先進程度成正相關，也就是說同樣生產一塊晶圓，先進的製程不見得比差一些的製程更賺錢。這是因為先進製程一般良率低於成熟製程，並且在生產過程中，先進製程對於物料的消耗也遠大於成熟製程。如果新製程的良率過差，成本過高，那客戶不見得買賬。
那些吹噓未來1nm，甚至0.1nm工藝的，聽聽就好，單個矽晶胞的邊長都＞0.5nm，啥工藝能做出無缺陷的單矽層？那還是半導體嗎？而實際加工中還要生長各種其他輔助材料層
如何看待台積電撤銷了華為第四季5nm製程訂單，並將華為海思原定產能全部開放給了其它客戶？
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首先，5nm是乙個密度提公升較大的節點，並沒有帶來革命性的功耗降低 效能提公升。amd今年不會有5nm，明年都未必。zen3是7nm，筆記本端明年會有zen3 vega核顯組合。其次，pc這邊的工藝普遍要落後手機很久，amd目前要停留在7nm很久，nv即將上市的30系卡還是三星8nm 實則為三星的1...