1樓：
高電平就是兩個頭輸出乙個Vcc的電壓，相當於乙個電源。
低電平就是兩個頭之間沒電壓，相當於一根導線，因此要接上拉電阻。
高阻態就是兩個頭之間有乙個電阻無窮大的電阻，沒有輸出電壓，往裡輸電流電阻無窮大也沒有電流。
兩個頭是指引腳和地。
（當然我說的是理想狀態下，現實可以等同考慮）
2樓：瘋狂的蔬菜
上圖中可以很明顯地看到，沒有「上拉電阻」的P0口相比有「上拉電阻」（internal pull-up）的P1口在I/O口引腳（P0.x PIN）和Vcc/GND之間相連是通過一對推挽狀的FET實現的。再往內就是控制IO的邏輯閘電路了，這個略過不談。
一對管子組成的推挽結構，從電路上來講可以通過調配管子的引數輕鬆實現輸出大電流，提高帶載能力。兩個管子根據通斷狀態不同有4種組合。上下管都導通相當於把電源和GND短路了，這種情況是不允許出現的。
從數字邏輯的角度上來講，上管開-下管關相當於IO口與Vcc直接相連，IO口輸出高電平「1」。上管關-下管開時IO口與GND直接相連，IO口輸出低電平「0」。這種結構下如果沒有外接上拉電阻，輸出「0」的狀態就是俗稱的「開漏」（Open-Drain：
漏極開路）狀態。有的資料上也把這種狀態稱為「低阻態」，因為IO引腳是通過乙個管子接地的，並不是直接使用導線連線，而一般的MOS在導通狀態也會有mΩ級別的導通電阻。
分析到這裡就很明白了，「低阻態」是IO口相對於GND而言的，那「高阻態」也是相對於GND而言的啦。怎麼把GND和IO口隔離起來達到類似開路的狀態？把下管置於截止狀態就可以了。
這時候推挽的一對管子都是截止狀態，忽略讀取邏輯的話IO口引腳相當於與MCU內部電路開路。考慮到實際電路的MOS截止時並不是完美的開路，有少許的漏電流，所以稱為「高阻態」。
有的資料也把這種狀態稱為「浮空」（Floating）,這是因為管子的PN結會帶來結電容，通過IO引腳給電容充電需要一定的時間，那IO引腳處的對地的真實電壓和水面上的浮標隨波漂動類似了。電壓的大小（浮標的位置）不僅和外界輸入的電壓有關，還與時間相關。在高頻IO的情況下，這種現象不能被忽略。
IO引腳處通過結電容接地，電壓「浮」起來了，非常有意思。
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