在理想狀態下,CPU需不需要工作在乙個時鐘下?

時間 2022-01-03 22:07:59

1樓:孫勁飛

必須要工作在乙個時鐘下。

這個是由CPU的性質決定的,即CPU本質上是乙個狀態機,需要從乙個狀態跳轉到另乙個狀態。跳轉這個動作,即是依靠時鐘來實現的。如果沒有時鐘,也必須要有類似的乙個機制來實現跳轉,那麼那個類似的機制就成了時鐘了。

但如果CPU夠簡單,簡單到不需要狀態就能實現,如加法器,其等價於一張真值表,這個無需時鐘,輸入經過電路的延遲之後就產生輸出了。

2樓:Linuxkr

我覺得要從數碼訊號的角度才能解答題主……樓上的回答都太複雜了需要時鐘是因為cpu是數位電路,而不是模擬的,所有的一切都是都是離散的,需要有乙個時鐘來確定每一時刻的狀態

3樓:雲天明

「時序邏輯電路」,觸發器和鎖存器沒時鐘沒法工作

另外不可能存在不需要執行時間的計算機,否則停機問題可解(233),所以計算機不可能沒有時鐘

4樓:xiong che

需要時鐘是因為邏輯分為組合邏輯(無儲存功能)與時序邏輯(有儲存功能),而時序邏輯需要時鐘驅動。至於時序邏輯的用處上面有人的圖已經描述的很清楚了。

在理想狀態下仍然需要時鐘,因為時序邏輯的原因。

5樓:陳嘿嘿

樓主所說,完全是組合邏輯的想法。

對於純資料流還好說,從上公升時間下降時間估算個最大頻率,輸入輸出都用時鐘打幾拍,還可能實現。

用這種思維做cpu,功耗會難以想象,本來核心需要5ghz時鐘,io只要200mhz就足夠的話,非要把低頻時鐘拉高,增加無意義的時鐘驅動和翻轉率,少年,要液氮降溫麼?

再說,我們心中的乙個時鐘的概念是全域性使用乙個clk,中間隨便你怎麼打拍,都算乙個時鐘的。輸入到輸出哪怕延遲一萬個clk,它們也是乙個時鐘。

樓主,你想的是assign 或者always@*然後再用某時鐘採一下吧?

6樓:young cc

所以就需要時序邏輯儲存中間值,結構如下:

所以在實際的電路系統中,是由時序邏輯與組合邏輯共同組成。時序邏輯儲存中間值,可分割組合邏輯。流水線就是這樣,能提高時鐘頻率,增加系統吞吐量,讓每個模組的利用率達到最大。

如下圖所示:

2, 電訊號在電路上的傳播無限快, CPU還需不需要時鐘?

回答:仍然需要時鐘,因為你還得需要時序邏輯儲存中間值。至於傳播無限快我就不想吐槽了。

當然如果你只用非同步電路是可以不用時鐘,但至少十年之內時序電路還是毫無疑問的主流。

Reference: Vladimir Stojanovic & Krste Asanovic

7樓:

沒有什麼鳥影響 lambda演算說真相

最後還是圖靈機邏輯執行乙個樣

若是邏輯尚一致有無時序又怎樣

勸君多做代數題邏輯清晰最重要

看這位樓主很好學送這位樓主乙個符號

lambda 拉姆達我函式程式設計神教聖物

在認得這個符號以後推薦著名計科科普讀物

SICP 電腦程式的構造和解釋

大家看我這個答案吼不吼啊~

最後祝大家身體健康別忘了習題再見 (^-^)/

8樓:

cpu因為其通用性和軟硬結合的特性,除了考慮其計算效能外,還要考慮各功能巨集模組的排程。那麼在排程過程中,就存在執行順序的問題,也許將來計算速度很理想,但是排程問題也依然存在,即使將來沒有暫存器結構和時序,但還需存在一種排程機制。當前技術下,只能在非同步電路和時鐘之間二選一。

我覺得@Arthur Wang 的答案很讚。

題目描述的情況比較適合純硬體加速的電路。

9樓:D Flip Flop

不好意思,作為乙個觸發器,沒有跳變沿我真的不知道什麼時候寫入

在CPU裡我還要和其他觸發器同伴們保持同步,沒有統一時鐘節奏就亂了

10樓:彭謨威

蟹妖~題主假設資訊傳遞的速度無窮,那就意味著運算是非常快的,因為計算機在運算的時候決大部分時間都消耗在延時上。

但計算機的操作不僅僅有運算,還有各個模組的排程。

不難知道這種假設趨向是組合邏輯電路,那麼問題來了,對於乙個基本的延時程式,題主打算如何解決?

如果沒有時序,那麼計算機怎麼理解「時間」這個概念?

而且,由於運算實在太過強大,那麼在傳輸的一瞬間,受到了干擾或者有雜訊,那麼就會使錯誤的運算結果瞬間傳遞開來,造成不可估計的「災難」。

數位電路根據邏輯功能的不同特點,可以分成兩大類,一類叫組合邏輯電路(簡稱組合電路),另一類叫做時序邏輯電路(簡稱時序電路)。組合邏輯電路在邏輯功能上的特點是任意時刻的輸出僅僅取決於該時刻的輸入,與電路原來的狀態無關。而時序邏輯電路在邏輯功能上的特點是任意時刻的輸出不僅取決於當時的輸入訊號,而且還取決於電路原來的狀態,或者說,還與以前的輸入有關。

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